Cadence设计系统有限公司近日宣布高科技厂商三星电子有限公司使用Cadence统一数字流程，从RTL到GDSII，成功实现了20纳米测试芯片的流片。Cadence Encounter工具集成平台的流程与方法学的应用，满足了三星片上系统(SoC)产品对于高级20纳米工艺技术的需要。该流程处理了IP集成与验证，以及20纳米工艺的复杂设计规则。

此次成功表明了三星在高级工艺节点上设计与生产的领先地位，以及Cadence统一数字流程拓展到下一个工艺节点的实力。此外，达到这样的里程碑表明设计链的主要方面——包括IP、库、晶圆厂支援与软件——对于20纳米设计规则的支持是至关重要的。

三星与Cadence的工程师合作，使用Cadence 20纳米数字技术用于本项目的设计与实现，该项目采用了一个ARM Cortex-M0微处理器与ARM Artisan Physical IP。其最终产品是采用了尖端工艺的逻辑芯片，为20纳米设计制定了新标准。

“三星此次充满挑战性的20纳米设计的成功流片是两家业界巨头精诚合作的结果，”Cadence硅实现部门研发部高级副总裁Chi-Ping Hsu说。“此次合作是对Cadnece公司EDA360理念的成功贯彻，表明了电子公司之间深度合作以实现技术突破的必要性。”

此次20纳米的合作拓展了Cadence与三星之间在可制造性设计方面的合作。两家公司在此前的高级工艺节点流程已经有过成功的合作，包括通用平台的 32/28纳米流程从RTL综合到GDSII的完整设计流程，以及对三星的低功耗、高介电常数金属门(HKMG)工艺的签收分析。

“这次流片是三星极其重要的成就，我们对于团队所做的工作极其自豪，”三星电子基础结构设计中心技术团队与系统LSI业务部副总裁Kyu-Myung Choi博士说。“我们知道研究20纳米技术将会面临极大的挑战，我们对于Cadence Encounter数字流程在这样的高级节点上解决新问题的能力印象深刻。我们的成功就是最好的证明。我们非常高兴选择了Cadence，它帮我们证明了我们在20纳米工艺领域的领先地位。”